Dans le cadre du développement de notre activité, nous recherchons à renforcer nos équipes en intégrant un Ingénieur en conception VHDL ou Verilog (H/F)
Vous serez en charge de :
– Une partie de l’architecture et de la conception de SOC/ASIC/IP complexes,
– Faire la conception et la simulation au niveau Top level et block level
– Concevoir/implémenter les éléments essentiels du SOC/IP, y compris la génération d’horloge/reset, les éléments liés Power domain, boot, power management block etc. [
– Support et participation à la vérification au niveau Block level et top level. [
– Support au développement FPGA et génération de binaire.
De formation Ingénieur ou équivalent, vous bénéficiez d’une première expérience confirmée dans le design ou la vérification de SOC/ASIC/IP ou FPGA.
Compétences :
– Fortes compétences en codage et simulation en VHDL et VERILOG RTL
– Expérience avec les EDA Cadence, Mentor ou Synopsys pour la simulation, la synthèse et vérification.
– Connaissance en Vérification RTL, Verilog
–
Codage de TestBench
– Anglais technique.
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