<div data
draftjs
conductor
fragment= »{"blocks":[{"key":"cq2qp","text":"Le Groupe SERMA est un leader Européen, représentant 1400 ingénieurs et techniciens, spécialiste de l’ensemble des activités liées à l’électronique, la microélectronique et les nouvelles énergies.","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"9cqje","text":"SERMA Ingénierie conçoit, produit et maintient en conditions opérationnelles les systèmes électroniques embarqués de ses clients multisectoriels (aéronautique, spatial, automobile, ferroviaire, médical, télécommunications et énergie).","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"66v28","text":"SERMA Ingénierie recrute pour un de ses clients, dans le secteur industriel, un Ingénieur EN développement analogique.","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"9ifpa","text":"Cette mission se concentre sur l’évaluation et le déploiement de design flow analogique personnalisé, de la génération du schéma GDS/OASIS aux niveaux d’intégration et de vérification IP et SoC, ainsi qu’un focus particulier sur le test des outils développés pour automatiser le design/ layout analogique.","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"ochl","text":"Elle comprend :","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"72av3","text":"
Tester et valider les solutions des fournisseurs pour automatiser les étapes du design flow analogique.","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"89bj5","text":"
Évaluer la qualité des données générées par le layout","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"4eaht","text":"
Comparer différentes solutions pour confirmer la solution la plus adaptée au design analogique personnalisé de l’entreprise","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"7d7r3","text":"
Évaluer des flows activés par IA et ML pour l’automatisation du layout analogique.","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"afbc3","text":"La mission détaillée :","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"agpoq","text":"
Proposer et développer des solutions avec des partenaires ou des adaptations internes","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"639de","text":"
Développement et validation des extensions internes","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"cbd9i","text":"
Intégrer et améliorer la méthodologie et les outils recommandés conformément au flux de conception de référence avec le document détaillé associé.","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"5qde5","text":"
Interface principale avec les partenaires pour l’alignement sur la feuille de route et la mise en œuvre des exigences","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"4v905","text":"
Déployer de nouvelles méthodologies et de nouveaux outils dans tous les centres de R&D de l’entreprise","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"a8qft","text":"
Fournir un soutien avancé en tant qu’ingénieur d’application aux équipes des centres de R&D lorsqu’elles sont confrontées à des problèmes","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"m75r","text":"Compétences","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"4iia1","text":"
Master en génie électrique, en génie électronique, en génie informatique ou dans un domaine connexe, en mettant l’accent sur la conception et le layout des circuits intégrés","type":"unstyled","depth":0,"inlineStyleRanges":[],"entityRanges":[],"data":{}},{"key":"64kao","text":"
Au moins 5 ans d’expérience","type":"unstyled","depth":
<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »fkh5l
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »fkh5l
0
0″><span data
offset
key= »fkh5l
0
0″>Compétences<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »1565v
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »1565v
0
0″><span data
offset
key= »1565v
0
0″>
Master en génie électrique, en génie électronique, en génie informatique ou dans un domaine connexe, en mettant l’accent sur la conception et le layout des circuits intégrés<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »fgf62
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »fgf62
0
0″><span data
offset
key= »fgf62
0
0″>
Au moins 5 ans d’expérience<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »456gn
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »456gn
0
0″><span data
offset
key= »456gn
0
0″>
Affinité avec les outils de développement analogique, de préférence avec l’outil Cadence<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »36bl5
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »36bl5
0
0″><span data
offset
key= »36bl5
0
0″>
Expérience du flow AMS
RF et GDS et vérification (LVS, DRC et vérifications d’antenne)<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »e3tu9
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »e3tu9
0
0″><span data
offset
key= »e3tu9
0
0″>
Expérience des nœuds avancés (FinFET Technologies, 5nm et 16nm) et des nœuds matures (28nm, 40nm et plus)<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »58gub
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »58gub
0
0″><span data
offset
key= »58gub
0
0″>
Bonne expérience dans et avec Linux<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »ckjuk
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »ckjuk
0
0″><span data
offset
key= »ckjuk
0
0″>
Autonomie et compétences en débogage/résolution de problèmes.<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »4cvsp
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »4cvsp
0
0″><span data
offset
key= »4cvsp
0
0″>
Travailler dans un environnement dynamique, avec une équipe internationale et des collègues à distance.<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »d1kfc
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »d1kfc
0
0″><span data
offset
key= »d1kfc
0
0″>
Capacité d’apprendre rapidement et de travailler de façon autonome ou en équipe.<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »6qf1n
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »6qf1n
0
0″><span data
offset
key= »6qf1n
0
0″>
Maîtrise de la communication et de la rédaction de documents techniques en anglais.<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »4umu5
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »4umu5
0
0″><span data
offset
key= »4umu5
0
0″>Considéré comme un plus<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »4arqu
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »4arqu
0
0″><span data
offset
key= »4arqu
0
0″>
Expérience du portage IP/layout analogique entre les nœuds technologiques et/ou les fonderies<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »2duk0
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »2duk0
0
0″><span data
offset
key= »2duk0
0
0″>
Capable d’effectuer la vérification des règles de conception, de vérification et layout<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »9c8i9
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »9c8i9
0
0″><span data
offset
key= »9c8i9
0
0″>
Connaissance du langage de codage Cadence SKILL<div class="ipl
richtexteditor
block » data
block= »true » data
editor= »55j5a » data
offset
key= »ddeou
0
0″><div class="public
DraftStyleDefault
block public
DraftStyleDefault
ltr » data
offset
key= »ddeou
0
0″><span data
offset
key= »ddeou
0
0″>
Outil de gestion des données, tel que DesignSync Dassault
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