Au sein d’une équipe de spécialistes, vous interviendrez sur un projet pour le développement d’IPs pour la communication sans fil.Vous aurez en charge la conception d’un ou plusieurs blocs et/ou du top, le design RTL en VHDL/Verilog, l’intégration, la synthèse et la validation.Vous serez donc impliqué(e) dans différentes étapes du cycle en V, mais principalement sur la partie design : <li style="list
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type: none »>Analyse de spécifications et standardsParticipation à la définition de l’architecture de l’IPCodage RTL (VHDL/Verilog/SystemVerilog)Rédaction et exécution des testbenchs unitairesIntégrationTravail avec l’équipe de vérification pour finalisationRédaction de la documentation technique
Issu(e) d’une formation Ingénieur/Master 2 en électronique numérique, et vous êtes opérationnel en design RTL (FPGA/ASIC) et justifiez d’au moins 4 ans d’expérience en conception et/ou vérification.Vous devez maîtriser :Le design RTL en Verilog et/ou VHDLLa simulation et les outils associés (ModelSim ou équivalent)Les suites Vivado (Xilinx) et/ou Quartus ou d’autres outils équivalents Un connaissance en développement d’IPs Wireless serait apprécié mais n’est pas indispensable.Anglais courant requis.
Le poste est à pourvoir au plus vite est basé à Nice (06000).
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